(składnia)

Mateusz Nowak: Weryfikacja modułów FPGA przy użyciu standardu UVM

Programista 2/2021 (96) kwiecień/maj [okładka]

Wśród inżynierów zajmujących się weryfikacją układów scalonych powstał standard, który systematyzuje podejście do budowania i używania środowisk testowych wykorzystujących język opisu i walidacji sprzętu SystemVerilog. Standardem tym jest UVM (Universal Verification Methodology). W tym artykule zostaną przedstawione podstawowe elementy budowy środowiska UVM oraz użycie ich w praktyce. Modułem, który posłuży jako przykład, jest konwerter danych z protokołu APB do protokołu SPI napisany w języku Verilog.